Mihai Sprinceana
Un forum de programare cu de toate. Va astept sa va inscrieti si sa deveniti moderatori. Oricine este binevenit aici sa se inscrie si sa aiba acces la informatie free! Fiecare este liber sa adauge proiecte programe free etc. Ajutati acest forum sa devina o comunitate puternica unde fiecare invata de la fiecare! Tot ce trebuie sa faceti este sa va inregistrati si fiecare contributie se poate dovedi utila in timp! Forumul este free informatia free dk aveti timp liber ajutati si pe ceilalti si invatati si voi in acelasi timp! Haideti sa facem ceva pt.a ne ajuta intre noi! Cititi regulament postare forum inainte de a posta!
Lista Forumurilor Pe Tematici
Mihai Sprinceana | Inregistrare | Login

POZE MIHAI SPRINCEANA

Nu sunteti logat.
Nou pe simpatie:
pysy_mik
Femeie
25 ani
Teleorman
cauta Barbat
25 - 44 ani
Mihai Sprinceana / Verilog / Bistabil D Moderat de Catalin, buivietkhoa1919upg, fireratbat, profu.info, sade5000
Autor
Mesaj Pagini: 1
Catalin
Moderator

Inregistrat: acum 18 ani
Postari: 19
//fiecare functie este de fapt un modul declarat cu cuvantul rezervat module urmat de nume si parametri(intai iesiri apoi intrari)

module bistD(q,nq,data,clk); //declar iesiri finale apoi intrari
input data,clk; //declaratia intrarilor
output q,nq; //declaratia iesirilor
wire w1,w2,q,nq; //fire si iesiri finale
nand(w1,data,clk); //se trece intai iesirea din poarta logica si apoi intrarile
nand(w2,w1,clk);
nand(q,w1,nq);
nand(nq,w2,q);
endmodule //sfarsitul modulului(functiei) cu cuvantul rezervat endmodule

module simulous; //modulul de simulare
reg d,clk;   //declar registrii adica intrarile
wire q,nq; //de tip wire sunt iesirile
bistD bistabil(q,nq,data,clk);// se trec iesirile intai si apoi intrarile
initial
begin   
d=0;
clk=0;
#45 $finish; //9semiperioade, $finish-directiva de terminare, initial-initializare valori
end
always  #5 clk=~clk; //directiva neaga semnalul de ceas
initial
begin
#3 d=1'b1;//dupa o anumita perioada de timp initializam bitii
#11   d=1'b0;
#21    d=1'b1;
#27   d=1'b0;
#32    d=1'b1;
#34   d=1'b0;
end
initial
$monitor($time," input clk=%b data=%b output q=%b",clk,data,q); //afisare cu directiva $monitor
endmodule //sfarsit de modul


pus acum 18 ani
   
Pagini: 1  

Mergi la