Mihai Sprinceana
Un forum de programare cu de toate. Va astept sa va inscrieti si sa deveniti moderatori. Oricine este binevenit aici sa se inscrie si sa aiba acces la informatie free! Fiecare este liber sa adauge proiecte programe free etc. Ajutati acest forum sa devina o comunitate puternica unde fiecare invata de la fiecare! Tot ce trebuie sa faceti este sa va inregistrati si fiecare contributie se poate dovedi utila in timp! Forumul este free informatia free dk aveti timp liber ajutati si pe ceilalti si invatati si voi in acelasi timp! Haideti sa facem ceva pt.a ne ajuta intre noi!
Cititi regulament postare forum inainte de a posta!
|
Lista Forumurilor Pe Tematici
|
Mihai Sprinceana | Inregistrare | Login
POZE MIHAI SPRINCEANA
Nu sunteti logat.
|
Nou pe simpatie:
OnutzaGirl
 | Femeie
23 ani
Galati
cauta Barbat
24 - 51 ani |
|
|
buivietkhoa1919upg
Moderator
Inregistrat: acum 18 ani
Postari: 11
|
|
module Fbist(q,nq,d,clk); //declar iesiri finale apoi intrari
input d,clk; //declaratia intrarilor
output q,nq; //declaratia iesirilor
wire w1,w2; //legaturi de tip fir
nand(w1,d,clk); //portile logice care intra in cadrul schemei; se trec iesirile apoi intrarile, poarta SI-NU
nand(w2,w1,clk);
nand(q,w1,nq);
nand(nq,q,w2);
endmodule
module Fbist2(qs,nqs,d,clk); //declar iesiri finale apoi intrari
input d,clk; //declaratia intrarilor
output qs,nqs; //declaratia iesirilor
wire qm,nqm,nclk; //legaturi de tip fir
not(nclk,clk); //poarta NU
Fbist fb1(qm,nqm,d,clk); //apelul modulului Fbist
Fbist fb2(qs,nqs,qm,nclk);
endmodule
module simulous; //modulul de simulare
reg d,clk; //declar registrii adica intrarile cu cuvantul rezervat reg
wire q,nq; //de tip wire sunt iesirile
Fbist2 bist1(q,nq,d,clk); //apelul modulului Fbist2
initial
begin
clk=1'b0;
d=1'b0;
#45 $finish; //9semiperioade, $finish-directiva de terminare, initial-initializare valori
end
always #5 clk=~clk; //negarea semnalului de ceas la nivel de bit
initial
begin
#3 d=1'b1;
#12 d=1'b0;
#22 d=1'b1;
#27 d=1'b0;
#32 d=1'b1;
#34 d=1'b0;
#37 d=1'b1;
end
initial
$monitor($time," clk=%b d=%b-> q=%b",clk,d,q); //afisare cu directiva $monitor
endmodule
|
|
| pus acum 18 ani |
|